Digital Design Verification Engineer (UVM)
Wir suchen einen hochmotivierten Digital Design Verification Engineer mit umfassender Expertise in SystemVerilog und der UVM-Methodik, der in der Lage ist, Verifikationsumgebungen von Grund auf zu erstellen.
Wir sind ein globales Hightech-Beratungsunternehmen mit einem Team aus unternehmerisch denkenden Ingenieuren, Wissenschaftlern und Digitalexperten aus aller Welt. Gemeinsam bilden wir eine schnell wachsende und stolze Gemeinschaft. Wir bieten Beratungsdienstleistungen für hochkarätige Kunden weltweit in verschiedenen Servicebereichen wie z.B.:
- Technologie & Ingenieurwesen
- Energie & Erneuerbare Energien
- Biowissenschaften & Pharma
- Digital und IT
Über diese Stelle
Hauptverantwortlichkeiten: > Entwicklung und Implementierung von UVM-basierten Verifikationsumgebungen von Grund auf, einschließlich Architekturdefinition, wiederverwendbarer Komponenten und Verifikationsstrategien > Erstellung und Durchführung von Testplänen, Testfällen und Verifikationsszenarien im Einklang mit den Design-Spezifikationen > Implementierung von SystemVerilog-Testbenches, constrained-random Verifikation, funktionaler Abdeckung und Assertions > Debugging und Ursachenanalyse von Design- und Verifikationsproblemen > Sicherstellung des Abschlusses der Abdeckung (funktionale und Code-Abdeckung) und Verfolgung des Verifikationsfortschritts > Zusammenarbeit mit Design-Ingenieuren zur Verbesserung der Verifizierbarkeit des Designs und frühzeitigen Lösung von Problemen > Beitrag zu Verbesserungen der Methodik und Förderung von Best Practices in der Verifikation > Unterstützung bei Regressionstests, Automatisierung und CI/CD-Abläufen für Verifikationsumgebungen
Was wir von Ihnen erwarten
- Bachelor- oder Master-Abschluss in Elektrotechnik, Computer Engineering oder einem verwandten Bereich - Mindestens 5 Jahre Branchenerfahrung in der digitalen IC/SoC/FPGA-Verifikation - Fundierte praktische Erfahrung mit SystemVerilog & UVM — einschließlich der Erstellung von Testbenches von Grund auf - Nachgewiesene Erfahrung in: constrained-random Verifikation, funktionaler Abdeckung und assertionsbasierter Verifikation sowie beim Debuggen komplexer digitaler Systeme - Vertrautheit mit Standard-Schnittstellen (z. B. AXI, APB, SPI, I2C, PCIe oder ähnlichen) - Erfahrung mit branchenüblichen Simulatoren (z. B. Questa, VCS, Xcelium) - Solides Verständnis digitaler Designkonzepte und RTL (Verilog/VHDL)
Was Sie von uns erwarten können
TMC ist ein internationales High-Tech-Beratungsunternehmen, das seinen Kunden Expertise zur Verfügung stellt, um sie bei der Lösung ihrer technologischen Herausforderungen zu unterstützen. Als solches fungiert TMC als Expertenzentrum, das den Kunden zur Verfügung steht, und wir helfen ihnen, in einer zunehmend globalisierten und sich schneller wandelnden technologischen Welt wettbewerbsfähiger zu sein. Bei TMC glauben wir daran, dass Menschen die treibende Kraft hinter technologischen Innovationen sind. Deshalb möchten wir die bestmöglichen Bedingungen schaffen, damit Tech-Talente sich entfalten können. Wir bieten Ihnen ein herausforderndes und anregendes Arbeitsumfeld, in dem Sie die Regie über Ihre eigene Karriere übernehmen können. Als Employeneur sind Sie Teil unserer TMC-Familie. Neben unserer herausragenden technischen Expertise sind Spaß und Engagement bedeutende Bestandteile unserer Unternehmenskultur.
Großartig, dass Sie sich für einen Job bei TMC interessieren! Bewerben Sie sich jetzt auf die Art und Weise, die am besten zu Ihnen passt, und hoffentlich können wir Sie bald in einem unserer Teams willkommen heißen.